《数字逻辑》期末复习笔记

xiin 2026-01-08 16:38 24 阅读34分钟

数字逻辑

期末复习笔记，摘自课程 PPT（93 + 158 + 183 + 194 = 628 页）

一、第一章基础知识

二、第二章逻辑代数基础

（四）2.4 逻辑函数化简

最简“与-或”表达式

⚫ 表达式中含的“与”项个数最少；
⚫ 在与项最少的前提下，各与项中含的变量数最少。

最简“或-与”表达式

⚫ 表达式中含的“或”项个数最少；
⚫ 在或项最小的前提下，各或项中含的变量数最少。

代数化简法

例3★★★★

★卡诺图化简法★

★解题关键：必要质蕴涵项-含有[只被1个大圈包围的元素]的所有大圈，但是必须检查是否覆盖到所有的“1”，如果没有，一定要用大圈补全！！！！！（如【例2】）

利用卡诺图求函数或-与式

★典型例题

要求F的“或-与”表达式，可以先求\F的“与-或”表达式，再利用求反函数的规则得到F

F = πM(3,4,6,7,11,12,13,14,15) => \F = ∑m(3,4,6,7,11,12,13,14,15)

卡诺图化简 \F

CD\AB	00	01	11	10
00	0	1	1	0
01	0	0	1	0
11	1	1	1	1
10	0	1	1	0

以上是比较容易理解的解法，当然也可以直接写出F的卡诺图，合并“0”项，即为\F的与或式，取反即为F：

逻辑函数化简中的两个实际问题--包含无关项逻辑函数的化简

由于一些约束条件的存在，某些输入变量的取值组合根本不出现或不允许出现，这些取值组合对应的最小项称为约束项。

某些取值组合可能出现，但是此时函数值可以为1也可以为0，对于整个逻辑函数没有影响，这些取值组合对应的最小项称为任意项。

约束项和任意项统称为无关项，用d表示。

带有无关项的逻辑函数的最小项表达式为：F=∑m( )+∑d( )

答题：（1）不考虑无关最小项时（2）考虑无关最小项时

逻辑函数化简中的两个实际问题--多输出逻辑函数的化简

化简多输出函数时，不能仅考虑单个函数最简，而应以多个函数整体最简为目标。
多输出函数化简的关键是充分利用各函数间共享的部分。

++补充

三、第四章组合逻辑电路

（一）4.1 组合逻辑电路的分析

组合逻辑电路概念

若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。

组合逻辑电路分析—步骤

根据逻辑电路图写出逻辑函数表达式
化简输出函数表达式
根据化简的表达式列真值表
功能评述

补充1

化简★★★★

补充2：全加器

++拓展思考：
如何用半加器构成全加器？

（二）4.2 组合逻辑电路的设计

组合逻辑电路的设计步骤

进行逻辑抽象，确定输入输出，列出真值表
根据真值表，写逻辑表达式 – 最小项之和
化简，并转换成与器件种类相适应的形式
画出逻辑电路图

例4-乘法器★★

设计中几个实际问题的处理-包含无关条件的组合逻辑电路设计

在某些实际问题中，常常由于输入变量之间存在的相互制约或问题的某种特殊限定等，使得逻辑函数与输入变量的某些取值组合无关，通常把这类问题称为包含无关条件的逻辑问题；描述这类问题的逻辑函数称为包含无关条件的逻辑函数。
无关最小项的概念：由于输入变量之间存在的相互制约或问题的某种特殊限定，使输出函数与某些变量取值无关，这些输入取值组合对应的最小项称为无关最小项，简称为无关项或者任意项。

在化简这类逻辑函数时，利用无关项随意性往往可以使逻辑函数得到更好地简化，从而使设计的电路达到更简。

依旧分类讨论。

如果考虑无关项：★

设计中几个实际问题的处理-多输出函数的组合逻辑电路设计

多输出组合电路达到最简的关键是在函数化简时找出各输出函数的公用项，使之在逻辑电路中实现对逻辑门的“共享”，从而达到电路整体结构最简。

全加器Si = A⊕B⊕C；Ci = (A⊕B)Ci-1 + AB

从这题也可以看出，Ci还可以写成(A+B)Ci-1 + AB

但是考虑公共项，还是采取原式子。注意本题要根据真值表来列式，而不是逻辑分析。

设计中几个实际问题的处理-无反变量提供的组合逻辑电路设计

在某些问题的设计中，为了减少各部件之间的连线，在逻辑电路的输入端只提供原变量，不提供反变量。
设计这类电路时，若直接用非门将原变量转换成相应的反变量，则处理结果往往是不经济的。因此，通常进行适当的变换，以便尽可能减少非门数量。

典型题目★★★记忆以下过程！

典型题目★★★如何利用吸收律，解决无反变量提供的电路设计问题？如下：

++例4

（三）4.3 组合逻辑电路的险象

竞争与冒险产生的原因

信号经过任何逻辑门和导线都会产生时间延迟。

在组合电路中，某一输入变量经不同途径传输后，到达电路中某一会合点的时间有先有后，这种现象称为竞争。

广义理解：多个信号到达某一点有时差的现象。

由于竞争而使电路输出发生瞬时错误的现象称为险象。

代数法判断险象

判断竞争条件：某变量以原变量和反变量形式出现

找到可能存在竞争的变量后，可以依次考察F各个变量，代入每个其他变量的组合（00，01...）

卡诺图法判断险象

（这里的卡诺圈应是质蕴涵项（大圈））

险象的消除

（3种方法）

1.增加冗余项

+2.增加惯性延时环节

+3.加选通信号

其中【增加冗余项】是重点内容，下面详细讲解 1.增加冗余项：

【代数法】

典型题目★★

【卡诺图法】圈出相切部分，作为冗余项添加到函数表达式中

典型题目★★

+更多例题：

（四）7.1 常用中规模组合逻辑电路

常用组合逻辑电路

7.1.1 二进制并行加法器
✓串行进位加法器、超前进位加法器、用加法器设计组合逻辑电路

7.1.2 译码器和编码器
✓二进制译码器、二-十进制译码器、数字显示译码器
✓二进制编码器、二-十进制编码器、优先编码器

7.1.3 多路选择器和多路分配器

1、二进制并行加法器

数字运算是数字系统基本的功能之一，加法器(adder)是执行算术运算的重要逻辑部件，在数字系统和计算机中，二进制数的加、减、乘、除等运算都可以转换为若干步加法运算。

功能：实现二进制数的相加。

按进位方式不同分为串行进位二进制并行加法器和超前进位二进制加法器。

（1）串行进位二进制并行加法器

（2）超前进位二进制加法器

典型题目★★★★：二进制加法、减法器

典型题目★★★★ 余三码加法器

也可以直接接0011，用进位（的反变量）和0011异或取反来决定加3还是减3

++例5：乘法器

2、译码器和编码器【重难点】

译码器

译码：将具有特定含义的二进制代码变换(翻译)成具有一定意义的输出信号,以表示二进制代码的原意的过程。

常见的译码器：

二进制译码器
二—十进制译码器
显示译码器

（1、）★二进制译码器

二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高、低电平信号。

功能：将n个输入变量变换成2^n个输出函数，且每个输出函数对应于n个输入变量的一个最小项。

特点：
二进制译码器一般具有n个输入端，2^n个输出端和一个（或多个）使能输入端。
在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平。
有效电平可以是高电平（称为高电平译码），也可以是低电平（称为低电平译码）。

常用的二进制译码器有2-4线译码器、3-8线译码器和4-16线译码器。

AB=00(2)=0(10) => Y0=1

AB=01(2)=1(10) => Y1=1

AB=10(2)=2(10) => Y2=1

AB=11(2)=3(10) => Y3=1

（相当于二进制转译成十进制）

用译码器【74138】进行组合逻辑电路设计：

根据设计要求，列出真值表，并写出输出函数的最小项表达式；
根据输入、输出变量的数量，合理选择译码器；
以译码器为中心进行设计：把输入变量作为译码器的输入，将输出变
量进行组合，适当添加门电路；
画出逻辑电路图。

典型题目★★用74138译码器和与非门构成一位全加器

设计一位全减器

输入 / 输出

输入：
- 被减数位：AAA
- 减数位：BBB
- 借位输入：Bin
输出：
- 差：DDD
- 借位输出：Bout

A	B	Bin	D	Bout
0	0	0	0	0
0	0	1	1	1
0	1	0	1	1
0	1	1	0	1
1	0	0	1	0
1	0	1	0	0
1	1	0	0	0
1	1	1	1	1

★★用3-8译码器构成4-16译码器★★：扩展使能端

（2、）二-十进制译码器

把输入的4位二进制代码翻译成10个与十进制数字符号对应的高、低电平的输出信号。

二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与十进制数字相对应的10个信号(低电平)，用\Y9～\Y0表示。

由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。

（3、）显示译码器

7段显示译码器

编码器

普通编码器--任何时刻只允许输入一个有效编码请求信号
- 普通二进制编码器--用 n 位二进制代码对 N=2^n个一般信号进行编码的电路，叫做二进制编码器。例如n=3，可以对8个一般信号进行编码
- 普通二—十进制编码器
优先编码器--优先编码器允许多个输入信号同时有效，事先规定优先级

（1、）普通二进制编码器

（相当于1位十进制（或8进制）转3位二进制）（高电平有效）

（2、）普通二-十进制编码器--按键式8421编码器

将0~9十个数字转换为二进制代码的电路，称为二-十进制编码器

+常见器件：按键式8421编码器

（相当于1位10进制转4位2进制）（低电平有效）

（3、）优先编码器

优先编码器常用于优先中断系统和键盘编码。与普通编码器不同，优先编码器允许多个输入信号同时有效，但它只按其中优先级别最高的有效输入信号编码，对级别较低的输入信号不予理睬。

优先编码器【74148】

注意分清各使能端的作用：\Is、Os、\Qex

编码器的编码输出是反码！！

+74148扩展应用--16线-4线优先编码器

3、多路选择器和多路分配器【重难点】

多路选择器（数据选择器）【74153】【74152】

多路选择器是一种多路输入、单路输出的组合逻辑电路。

功能：从多路输入中选出一路送至输出端，输出对输入的选择受控制变量控制。

（使能端G为1时，禁止工作，输出0）

（1、）多路选择器的应用

典型题目★

典型题目★★★（m>n怎么处理）

典型题目★★★（化成4项；学会比较，取更经济的方案）

多路选择器的应用–总结

用具有n个控制变量的MUX实现m个变量函数，n=m
用有n-1个控制变量的MUX实现m个变量函数
- 从函数n个变量中选择n-1个变量，依次接到MUX的n个控制端
- 将函数表示写成最小项之和表达式
- 确定Di，有0，1，X, \X 4种可能
用有n个控制变量的MUX实现m(m-n>=2)个变量函数
- 关键确定Di，有0，1，X, \X ，添加相应的门电路组成

（2、）多路选择器的扩展

多路分配器（数据分配器）

多路分配器是一种单输入、多输出组合逻辑部件；由选择控制变量决定输入从哪一路输出。

（1、）多路分配器的应用

+多数据分时传送

典型题目★★

四、第五章时序逻辑电路

（一）5.1 时序逻辑电路概述

功能特点：时序电路具有“记忆性”。

结构特点：由组合电路和存储电路组成。

其中，存储电路是由具有记忆功能的触发器构成。

最常用的时序电路是各种类型的计数器和寄存器。

时序逻辑电路的分类

1、按触发器的时钟脉冲控制方式分类

同步时序电路 ：存储电路中所有的触发器状态的改变都是在同一个时钟脉冲CP控制下同时发生

异步时序电路 ：存储电路中的触发器由两个或两个以上的CP控制或没有CP控制

在同步时序逻辑电路中，存储电路中所有触发器的时钟使用统一的CP，状态变化发生在同一时刻；而在异步时序逻辑电路中，没有统一的CP，触发器状态的变化有先有后。

2、按输出和输入的关系分类

电路输出是否与输入直接相关：Mealy型和Moore型

Mealy型：时序逻辑电路的输出是电路输入和电路状态的函数

Moore型：时序逻辑电路的输出仅仅是电路状态的函数

注意：Moore型电路输出是由 Qn+1 决定的，而不是Qn！

同步时序逻辑电路的描述方法--逻辑方程、状态表、状态图、时序图等方法

（二）3.4 触发器

触发器的功能特点

功能：构成时序逻辑电路的基本逻辑部件

功能特点：

它有两个稳定的状态：0状态和1状态；（Q=0是0状态）
在不同的输入情况下，它可以被置成0状态或1状态；
当输入信号消失后，所置成的状态能够保持不变；
触发器可以记忆1位二值信号。
为便于描述，把触发器原来所处的稳态记为Qn，称为现态；
而将新的稳态用Qn+1表示，称为次态；

分析触发器的逻辑功能，主要就是分析当输入信号为某一种取值组合时，输出信号的次态Qn+1的值。

触发器的分类

按电路结构分：基本型、主从型、维持阻塞型和边沿型等

按触发方式分：电位触发方式、时钟触发方式

按逻辑功能分：R-S触发器、D触发器、J-K触发器、T和T’触发器

本节重点之一是分析不同触发器的逻辑功能，在分析逻辑功能时，常用的分析方法有：特性表、特性方程、状态转换图、工作波形图（时序图）。

1、基本R-S触发器

R!=S时，Qn+1与R相同；

R=S=1时，保持；

R=S=0时，不定。

状态图★

当触发器处在0状态，即Qn=0，若输入信号RS=01或11（x1），触发器仍为0状态。若输入信号RS=10，触发器会翻转为1状态。
当触发器处在1状态，即Qn=1，若输入信号RS=10或11（1x），触发器仍为1状态。若输入信号RS=01，触发器翻转为0状态。

功能表（输入、输出、功能）

状态表（标准）

特性方程★★★

逻辑图

2、同步/钟控触发器

基本RS触发器的状态无法从时间上加以控制，只要输入端有触发信号，触发器就立即做相应的状态变化。而在实际的数字系统中，是由多个触发器组成，常需要各个触发器按一定的节拍同步动作，因此必须在电路加以统一的控制信号，用以协调各触发器的同步翻转，这个统一的控制信号叫时钟脉冲CP（Clock Pulse）信号。

（1、）钟控R-S触发器（同步R-S触发器）

（当CP为高电平的时候，它的输出信号才会发生变化）

（2、）钟控D触发器

（3、）钟控J-K触发器

（4、）钟控T触发器、T’触发器

简单钟控触发器—小结

为了克服这一现象，将触发器的翻转控制在某一时刻完成：主从R-S触发器、主从J-K触发器、维持阻塞D触发器

3、将触发器的翻转控制在某一时刻完成：

（1、）主从R-S触发器

CP=1：主触发器响应，从触发器锁定

CP=0：从触发器响应，主触发器锁定

故只在时钟信号从1→0的瞬间，主从触发器有效触发，从而克服钟控RS触发器多次翻转和空翻问题。

（1）接收输入信号过程

CP=1期间主触发器控制门G7、G8打开，接收输入信号R和S；从触发器控制门G3、G4封锁，其状态保持不变

（2）输出信号过程

CP下降沿到来时（1变0时），主触发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。

在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态即Q也保持不改变。

总结：

主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题(空翻)；

具有CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点；

仍然存在着约束问题，即在CP＝1期间，输入信号R和S不能同时为1。

（2、）主从J-K触发器

+（3、）维持阻塞D触发器

4、各触发器之间的转换

代数法：利用已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑

转换步骤：

① 写出已有触发器和待求触发器的特性方程
② 变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致
③ 比较已有和待求触发器的特性方程，根据两方程相等的原则求转换逻辑
④ 根据转换逻辑画出逻辑电路图

小结

（三）5.2 同步时序逻辑电路分析

★会解释↑

寄存器是用来存放数据或运算结果的一种常用逻辑部件，数据在移位寄存器中以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或向右移动一位，在输出端进行输出。

~~5.3 同步时序逻辑电路设计~~

（四）7.2 常用中规模时序逻辑电路

1、计数器【重难点】

计数: 统计脉冲的个数。

计数器：是一种对输入脉冲进行计数的时序逻辑电路，被计数的脉冲信号称作“计数脉冲”。

计数器中的“数”是用触发器的状态组合来表示的。

计数器在运行时，所经历的状态是周期性的，总是在有限个状态中循环；一次循环所包含的状态总数称为计数器的“模”。

功能：计数、保存、清除、预置

分类

按触发方式分：同步计数器、异步计数器
- 同步计数器，当输入时钟脉冲时触发器的翻转是同时进行的
- 异步计数器，触发器的翻转有先有后，不是同时发生的
按计数过程中数字增减分：加法计数器、减法计数器、可逆计数器
- 随着计数脉冲不断输入计数器，进行递增计数的计数器称作加法计数器
- 进行递减计数的计数器称作减法计数器
- 既可进行递增又可进行递减的计数器，则称作可逆计数器
按计数容量分：二进制计数器、十进制计数器、任意进制计数器

同步计数器的分析

（格雷码不是唯一的！只要满足相邻只变一位，且不重复，就是一个合法的格雷码序列。所以这个是格雷码）

如果按普通二进制数值来看，它并不是单调递增的（比如从 7 跳到 6，再到 4）。但“递增”在格雷码计数器中不是指二进制数值递增！而是指：状态按顺序循环前进，每一步代表“+1”的计数操作，只不过用的是格雷码编码。也就是说：计数器内部有一个逻辑状态机，状态 0 → 1 → 2 → 3 → 4 → 5 → 回到 0；但这些“状态编号”用格雷码表示，而不是普通二进制。

于是我们可以重新映射：